半導體測試是什么？

傳統意義的半導體測試指基于ATE機臺的產品測試，分為wafer level的CP測試(chip probing）或FE測試（FrontEnd test）和封裝之后的FT測試（final test）或BE測試（backend test）。當然隨著WLCSP (wafer level chip scale package)封裝的推廣，越來越多產品只需要CP測試后就可以切割分片供貨了。

傳統的半導體測試是高度依賴DFT設計，完備的DFT設計可以提供高故障覆蓋率的測試激勵，保證半導體測試可以用最小的時間成本篩選出有故障的芯片。但是隨著芯片軟硬件復雜度的提高，許多問題無法或很難抽象出相應的故障模型，因此SLT(system level test)也被多數公司采用，放在FT測試之后整個FT測試的故障覆蓋率，保證DPM（defects per million ）滿足客戶需求。

為什么半導體測試是必須的？

芯片在設計階段有完備的驗證流程，仿真驗證、UVM、形式驗證以及基于FPGA的SLE（system level emulation）等等驗證手段可以保證100%設計功能正確性。一般來說芯片可以流片，芯片的netlist是通過驗證的所有測試用例，完美實現設計需求的。 因此很多人會奇怪為什么每一個芯片都需要費時費力的經過嚴格的半導體測試，才能提供給客戶呢？

以wafer的工藝流程為例，從mask set到真正的wafer，需要經過很多復雜的加工步驟。每個加工步驟可以抽象成 zi=Fi(xi,yi) 。 xi 是輸入， yi 是該加工的process variant， zi是輸出。因為每個加工步驟 yi的存在，最終得到的wafer上的芯片會一定概率的存在故障點，或者某些門以及走線的某些參數嚴重偏離設計要求，這些都會導致芯片功能問題。

以成熟的28nm工藝為例，總體yield在93%左右（wafer的yield一般在93%左右而封裝后的yield一般在99%）。一個復雜電子產品比如手機需要集成很多芯片在一個基板上，整個系統的DPM是每個芯片的DPM乘積，因此每個芯片的DPM 需要控制在500以下以保證集成商可以低成本的生產出合格可靠的電子產品。為了達到DPM的目標，半導體測試是保證芯片出廠品質所不能缺少的一步。而隨著半導體工藝的不斷下探1nm，量產工藝的總體yield也下降到80%左右，更多的產品生產故障率進一步要求更完備的半導體測試，否則低故障覆蓋率的測試會導致大量customer return，影響產品的量產上市時間。

半導體測試的數據結果也用于工藝監(jiān)控和優(yōu)化以及產品設計優(yōu)化中。比如scan/mbist測試一般會將故障的具體信息存儲在數據庫，大量產品測試的這些故障信息會反標到wafer具體die上，甚至反標到layout的X/Y坐標上，如果有明顯的defect signature出現，工藝和設計就需要檢查是否有什么原因造成這種通用問題， 是否有可以改進的地方。

半導體測試也用stress加速老化測試，減少或者避免burn-in。burn-in一般需要125C/24h，目的是根據澡盆曲線，將早期失效的DUT通過stress篩選出來。因為burn-in的時間一般很長，多數產品在ATE測試中加入超高電壓短時stress測試可以加速老化，用最短的stress時間快速篩選出早期失效的DUT。

芯片根據應用領域不同，Jedec（Home | JEDEC）會有不同的qualification的要求，一般qualification包括ESD/latchup，HTOL，TC，ELFR，HTS，THB等等。無論哪種qualification，在stress之前要使用完備的ATE測試程序篩選出完好的芯片，在stress之后需要使用相同的程序做readout，判斷芯片是否經過stress后損壞。因此對于qualification而言ATE測試也是不可或缺的，需要在項目中和測試工程師合作制定可行的計劃。

半導體測試流程

芯片根據應用領域，溫度和可靠性要求的不同，需要定義不同的test insertion。比如汽車電子的產品測試流程如下共有5個test insertion，如此多的test insertion是因為汽車電子的DPM要求zero defect，必須在不同溫度下多次測試最大限度地篩選新品。

而一般用于消費類比如手機通訊的芯片，因為不涉及生命和公共安全，DPM要求一般在500附近，因此測試的流程也盡可能的簡化去降低測試成本。如下圖所示，根據工藝在不同溫度對logic/sram的影響，決定wafer和device的測試溫度。

因為增加一個test insertion，測試成本就會顯著增加，產品利潤就會降低。因此半導體測試的一個重要工作是研究如何用盡量少的test insertion達到同樣的DPM目標。以上圖為例，在項目的早期定下目標是“量產程序需要去除device test@cold，burn-in以及SLT”，在早期測試程序開發(fā)過程中，就需要研究嘗試如何在保留的test insertion中增加更多的測試（比如scan/mbist/IO stress測試，更嚴格的pass/fail limit等等），以達到篩選出同樣有問題的芯片。

如何定義不同test insertion的測試內容呢？ 概括而言是需要測試工程師根據故障概率，測試時間和測試條件的綜合評估而定。

wafer test使用探針卡+probe實現芯片與ATE機臺的電氣連接，一般而言探針卡的接觸電阻以及感性阻值較大，盡量避免測試頻率高的測試（限制在50M~100M以內），而將重點放在scan/mbist等故障率比較高的測試上，保證90%以上的defect可以在wafer level篩出而不浪費assembly和FT測試的cost。

FT測試一般在早期需要實現所有的測試以保證測試覆蓋率。除了篩選defect之外，一般FT測試還需trim一些analog模塊比如bandgap，reference current，reference resistance等等，以及其他一些需要將結果寫到fuse內的測試。

SLT一般使用類似系統應用板搭建的mini-system執(zhí)行系統應用軟件，篩選出無法用DFT的故障模型表征的defect，或者是ATE機臺受限的一些和性能相關的功能測試。但是因為SLT測試不容易提供工藝和設計改進需要的具體數據，一般需要在量產過程中提高ATE測試的故障覆蓋率以及有效性，最大限度地減少進入SLT測試的defect device的數量，最終目標是去除SLT測試。